在CPU的設計中，一般輸出線的直流負載才能夠驅動一個TTL負載，而在連接中，CPU的一根地址線或數(shù)據(jù)線，或許連接多個存儲器芯片，但存儲器芯片都為MOS電路，主要是電容負載，直流負載遠小于TTL負載。故小型體系中，CPU可與存儲器直接相連，在大型體系中就需求加阻尼器。

　　任何程序或數(shù)據(jù)要為CPU所運用，要先放到主存儲器（內存）中，即CPU只與主存交換數(shù)據(jù)，所以主存的速度在很大程度上決議了體系的工作速度。程序在工作期間，在一個較短的時間距離內，由程序發(fā)生的地址往往會集在存儲器的一個很小規(guī)劃的地址空間內。指令地址原本就是連續(xù)分布的，再加上循環(huán)程序段和子程序段要多次重復履行，因而對這些地址中的內容的訪問就自然的具有時間會集分布的傾向。

　　數(shù)據(jù)分布的會集傾向不如程序這么明顯，但對數(shù)組的存儲和訪問以及工作單元的挑選能夠使存儲器地址相對地會集。這種對部分規(guī)劃的存儲器地址一再訪問，而對此規(guī)劃外的地址訪問甚少的現(xiàn)象被稱為程序訪問的部分化（LocalityofReference）性質。

　　由此性質可知，在這個部分規(guī)劃內被訪問的信息集結隨時間的改變是很緩慢的，如果把在一段時間內一定地址規(guī)劃被一再訪問的信息集結成批地從主存中讀到一個能高速存取的小容量存儲器中寄存起來，供程序在這段時間內隨時選用而減少或不再去訪問速度較慢的主存，就能夠加快程序的工作速度。

　　這個介于CPU和主存之間的高速小容量存儲器就稱之為高速阻尼存儲器，簡稱Cache。不難看出，程序訪問的部分化性質是Cache得以完成的原理基礎。同理，構造磁盤高速阻尼存儲器（簡稱磁盤Cache），也將進步體系的整體工作速度CPU一般設有一級緩存（L1Cache）和二級緩存（L2Cache）。

　　一級緩存是由CPU制造商直接做在CPU內部的，其速度極快，但容量較小，一般只需十幾K。PⅡ以前的PC一般都是將二級緩存做在主板上，并且能夠人為晉級，其容量從256KB到1MB不等，而PⅡCPU則選用了全新的封裝方法，把CPU內核與二級緩存一起封裝在一只金屬盒內，并且不能夠晉級。二級緩存一般比一級緩存大一個數(shù)量級以上，另外，在CPU中，現(xiàn)已出現(xiàn)了帶有三級緩存的情況。